3D晶體管，新突破

三明治結(jié)構(gòu)逆襲！DGIST攻克3D半導(dǎo)體核心難題。

韓國(guó)大邱慶北科學(xué)技術(shù)院電子電氣與計(jì)算機(jī)科學(xué)系張?jiān)诙鹘淌谂c表高恩博士領(lǐng)銜的研究團(tuán)隊(duì)，在全球范圍內(nèi)首次成功研發(fā)出“雙調(diào)控垂直堆疊晶體管”。該器件即使在二維納米級(jí)溝道結(jié)構(gòu)中，也能穩(wěn)定運(yùn)行且無(wú)電流泄漏，為后摩爾時(shí)代半導(dǎo)體產(chǎn)業(yè)突破物理極限提供了關(guān)鍵技術(shù)支撐。當(dāng)前，全球 AI、5G 通信、物聯(lián)網(wǎng)等新興技術(shù)的爆發(fā)式增長(zhǎng)，對(duì)芯片的集成度、能效比和響應(yīng)速度提出了前所未有的嚴(yán)苛要求，傳統(tǒng)平面晶體管及 FinFET 架構(gòu)已逐漸逼近物理性能天花板，3D 堆疊技術(shù)成為行業(yè)公認(rèn)的下一代核心發(fā)展方向，此次 DGIST 的研究成果恰好精準(zhǔn)擊中了產(chǎn)業(yè)升級(jí)的核心痛點(diǎn)。

近年來(lái)，半導(dǎo)體行業(yè)遵循“摩爾定律” 持續(xù)推進(jìn)制程微縮，追求在有限芯片空間內(nèi)集成更多晶體管，但這一發(fā)展路徑已逐漸逼近物理極限與量子隧穿效應(yīng)的雙重制約。當(dāng) CMOS 工藝演進(jìn)至 3nm 及以下先進(jìn)節(jié)點(diǎn)時(shí)，短溝道效應(yīng)、柵極漏電、摻雜控制精度不足等問(wèn)題日益凸顯，不僅導(dǎo)致器件性能提升放緩，還使芯片功耗和制造成本急劇增加。為突破這一瓶頸，將導(dǎo)電溝道垂直層疊的“垂直堆疊晶體管”憑借其超高集成潛力、靈活的柵長(zhǎng)設(shè)計(jì)及空間利用率優(yōu)勢(shì)，被全球半導(dǎo)體企業(yè)和科研機(jī)構(gòu)視為下一代 3D 半導(dǎo)體最具可行性的技術(shù)方向。

然而，傳統(tǒng)垂直堆疊晶體管長(zhǎng)期存在一個(gè)致命缺陷：受限于單一柵極或非對(duì)稱電極結(jié)構(gòu)，柵極電信號(hào)無(wú)法均勻穿透至溝道內(nèi)部，導(dǎo)致溝道長(zhǎng)度縮短到納米級(jí)別時(shí)，極易出現(xiàn)電流泄漏、開關(guān)特性退化或器件工作不穩(wěn)定等問(wèn)題，這一技術(shù)瓶頸嚴(yán)重制約了3D 堆疊半導(dǎo)體的商業(yè)化落地進(jìn)程。

為徹底解決傳統(tǒng)垂直堆疊晶體管的核心痛點(diǎn)，DGIST 研究團(tuán)隊(duì)經(jīng)過(guò)長(zhǎng)期技術(shù)攻關(guān)，創(chuàng)新性地提出了“雙調(diào)控結(jié)構(gòu)”設(shè)計(jì)方案：在溝道上方和下方分別設(shè)置兩個(gè)功能互補(bǔ)的柵極，通過(guò)協(xié)同作用實(shí)現(xiàn)對(duì)溝道電流的精準(zhǔn)控制。這一設(shè)計(jì)顛覆了傳統(tǒng)垂直晶體管的單柵極控制模式，使電流以“三明治式”形態(tài)在上下電極與溝道之間流通，上下電極隔著溝道相對(duì)分布，形成全方位、無(wú)死角的柵極控制場(chǎng)，從根本上解決了信號(hào)傳遞不均的問(wèn)題。

在具體技術(shù)實(shí)現(xiàn)層面，研究團(tuán)隊(duì)采用了多項(xiàng)創(chuàng)新設(shè)計(jì)：首先，在下電極上精準(zhǔn)制作微型開孔結(jié)構(gòu)，使柵極電信號(hào)能夠穿透電極層，更深入地傳遞至溝道內(nèi)部，確保溝道全域都能受到均勻的電場(chǎng)調(diào)控；其次，上電極選用了新型二維材料石墨烯，利用其超高導(dǎo)電性、優(yōu)異的柵控特性和原子級(jí)平整的表面形貌，實(shí)現(xiàn)對(duì)電流的高精度、快速響應(yīng)控制，這一材料選擇與普渡大學(xué)、麻省理工學(xué)院等機(jī)構(gòu)在2D 半導(dǎo)體器件領(lǐng)域的前沿研究形成技術(shù)呼應(yīng)，印證了石墨烯在先進(jìn)晶體管中的應(yīng)用潛力；同時(shí)，團(tuán)隊(duì)在器件易發(fā)生漏電的界面區(qū)域?qū)ｉT集成了高性能阻擋層，通過(guò)材料選型與結(jié)構(gòu)優(yōu)化，從根本上切斷了無(wú)效功耗的漏電通路，構(gòu)建起穩(wěn)定可靠的器件工作架構(gòu)。

經(jīng)過(guò)系統(tǒng)的測(cè)試驗(yàn)證，該團(tuán)隊(duì)研發(fā)的“雙調(diào)控垂直堆疊晶體管” 展現(xiàn)出多項(xiàng)行業(yè)領(lǐng)先的性能指標(biāo)：其一，成功實(shí)現(xiàn)了納米級(jí)超薄平面導(dǎo)電層，其厚度遠(yuǎn)小于人類發(fā)絲直徑，達(dá)到二維材料器件的先進(jìn)水平，為器件的高密度堆疊奠定了基礎(chǔ)；其二，漏電流控制能力突出，可將斷電狀態(tài)下的微小漏電流抑制到10?12 安培的極低水平，這一數(shù)值較傳統(tǒng)垂直晶體管提升了 1-2 個(gè)數(shù)量級(jí)，有效降低了器件的靜態(tài)功耗，符合下一代低功耗電子設(shè)備的發(fā)展需求；其三，開關(guān)特性優(yōu)異，開關(guān)狀態(tài)區(qū)分清晰，開關(guān)比達(dá)到工業(yè)應(yīng)用標(biāo)準(zhǔn)，為邏輯器件的穩(wěn)定工作提供了核心保障；其四，低電壓適應(yīng)性強(qiáng)，即使在低供電電壓下也能輸出足夠的驅(qū)動(dòng)電流，進(jìn)一步降低了器件運(yùn)行功耗；其五，環(huán)境適應(yīng)性好，在光照、高低溫循環(huán)、長(zhǎng)時(shí)間連續(xù)運(yùn)行等嚴(yán)苛條件下仍能保持穩(wěn)定工作，展現(xiàn)出良好的工業(yè)應(yīng)用潛力和可靠性。

尤為值得關(guān)注的是，該技術(shù)在制造工藝上具備顯著的產(chǎn)業(yè)化優(yōu)勢(shì)——無(wú)需昂貴的超高精度對(duì)準(zhǔn)工藝與高溫制程。傳統(tǒng) 3D 堆疊器件往往依賴復(fù)雜的超精密光刻對(duì)準(zhǔn)技術(shù)和高溫退火工藝，不僅大幅增加了生產(chǎn)成本，還降低了生產(chǎn)良率，限制了其大規(guī)模應(yīng)用。而 DGIST 研發(fā)的這一技術(shù)路徑，通過(guò)結(jié)構(gòu)創(chuàng)新簡(jiǎn)化了制造流程，降低了對(duì)設(shè)備精度和工藝條件的要求，在大面積、多層堆疊結(jié)構(gòu)的規(guī)模化生產(chǎn)中具備獨(dú)特競(jìng)爭(zhēng)力，為高集成度 3D 半導(dǎo)體的低成本制造提供了可行方案，有望加速相關(guān)產(chǎn)品的商業(yè)化落地進(jìn)程。

從應(yīng)用前景來(lái)看，該技術(shù)的突破將產(chǎn)生廣泛而深遠(yuǎn)的產(chǎn)業(yè)影響，未來(lái)有望在多個(gè)工業(yè)領(lǐng)域?qū)崿F(xiàn)重大技術(shù)突破：在高集成度3D 半導(dǎo)體領(lǐng)域，可助力芯片設(shè)計(jì)企業(yè)實(shí)現(xiàn)更高密度的晶體管集成，滿足 AI 芯片、高性能計(jì)算（HPC）芯片對(duì)集成度和算力的極致需求，為大模型訓(xùn)練、量子計(jì)算等算力密集型應(yīng)用提供硬件支撐；在下一代低功耗邏輯器件領(lǐng)域，其優(yōu)異的漏電流控制能力和低電壓工作特性，可有效延長(zhǎng)智能手機(jī)、筆記本電腦、物聯(lián)網(wǎng)終端等移動(dòng)設(shè)備的續(xù)航時(shí)間，推動(dòng)消費(fèi)電子設(shè)備向更輕薄、長(zhǎng)續(xù)航方向發(fā)展；在存儲(chǔ)技術(shù)領(lǐng)域，有望與 3D NAND、MRAM 等新型存儲(chǔ)技術(shù)結(jié)合，研發(fā)出兼具高速讀寫、高可靠性和低功耗特性的存儲(chǔ)器件，解決存儲(chǔ)與計(jì)算之間的性能鴻溝，推動(dòng) “存算一體” 架構(gòu)的發(fā)展；在柔性電子領(lǐng)域，其溫和的制造工藝與穩(wěn)定的工作特性，完美適配了柔性基底的加工要求，為可穿戴設(shè)備、柔性顯示屏、柔性傳感器等新興產(chǎn)品的技術(shù)升級(jí)提供核心支持，拓展半導(dǎo)體技術(shù)的應(yīng)用邊界。

DGIST 電子電氣與計(jì)算機(jī)科學(xué)系張?jiān)诙鹘淌诒硎荆骸氨狙芯刻岢隽巳碌碾p柵極設(shè)計(jì)方案，可讓納米級(jí)溝道實(shí)現(xiàn)穩(wěn)定工作。該技術(shù)突破了傳統(tǒng)垂直晶體管的核心局限，有望成為加速下一代低功耗、高集成度 3D 半導(dǎo)體時(shí)代到來(lái)的關(guān)鍵解決方案?！?這一評(píng)價(jià)得到了行業(yè)專家的廣泛認(rèn)同，業(yè)內(nèi)普遍認(rèn)為，該研究為 3D 堆疊半導(dǎo)體技術(shù)提供了新的設(shè)計(jì)思路和技術(shù)路徑，其創(chuàng)新的雙調(diào)控結(jié)構(gòu)和簡(jiǎn)化的制造工藝，可能會(huì)推動(dòng)整個(gè)半導(dǎo)體行業(yè)的技術(shù)路線調(diào)整，引發(fā)相關(guān)領(lǐng)域的研發(fā)熱潮。

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