窺見3D堆疊半導體中的隱藏隱患

（本文編譯自Electronic Design）

當前最先進的邏輯芯片與存儲芯片，是由晶體管和互連結(jié)構(gòu)構(gòu)成的超復雜網(wǎng)絡，其制造精度要求達到零點幾納米級別。在這一微小尺寸下，即便是硅片深層的微裂紋等原子級缺陷，也可能導致芯片性能衰減，甚至完全失效。全環(huán)繞柵極（GAA）、納米片晶體管等新型架構(gòu)雖能維持器件微縮的節(jié)奏，卻也讓結(jié)構(gòu)缺陷的檢測難度大幅提升。

加之芯粒技術(shù)與2.5D、3D集成等先進封裝方案的興起，大尺寸硅裸片被分割為更小的芯粒，并集成至單一封裝體中。

英偉達B100 Blackwell GPU就是一個應用實例。該封裝體內(nèi)包含兩枚掩模版尺寸的加速器芯片，通過高帶寬鏈路實現(xiàn)互連；芯片上下邊緣均集成有3D堆疊HBM，以實現(xiàn)數(shù)據(jù)的就近存取。芯片或封裝環(huán)節(jié)的任一單點缺陷，都可能影響整個器件的運行，為失效分析和良率優(yōu)化工作增添諸多難點。

更為先進的顯微鏡技術(shù)能幫助工程師深入觀察芯片表層之下的結(jié)構(gòu)，助力發(fā)現(xiàn)這些隱藏缺陷；而三維重構(gòu)等分析技術(shù)，則能進一步清晰呈現(xiàn)觀測結(jié)果。

目前，芯片和封裝層級缺陷觀測面臨哪些挑戰(zhàn)？先進量測工具在新工藝節(jié)點研發(fā)及大規(guī)模量產(chǎn)階段的重要性為何日益凸顯？

先進封裝工藝的核心組成要素有哪些？

先進封裝之所以冠以“先進”之名，是因為它相較于傳統(tǒng)的二維平面芯片布局實現(xiàn)了代際跨越。通過將芯粒更緊密地鍵合，2.5D和3D堆疊架構(gòu)能夠提升計算性能與能效，同時實現(xiàn)器件尺寸的進一步小型化。這些特性正是高性能應用場景的核心需求，因此各類先進封裝方案的研發(fā)與市場需求高度契合。

盡管如此，企業(yè)仍需應對多項共性挑戰(zhàn)，包括合格裸片篩選、芯粒翹曲、檢測篩查、鍵合精度控制、靜電放電防護，以及尤為重要的熱管理問題。

首先，合格裸片的早期篩選直接影響生產(chǎn)成本與生產(chǎn)效率，是保障鍵合工藝成功的關(guān)鍵。但裸片被分割為芯粒后，芯粒翹曲會對鍵合的質(zhì)量與精度造成影響。因此，對鍵合工藝進行實時補償成為重中之重，例如調(diào)整鍵合的對位角度、壓力與溫度參數(shù)。盡早并頻繁地完成這類參數(shù)調(diào)整，是提升生產(chǎn)良率的關(guān)鍵舉措。

此外，每一顆芯片都要歷經(jīng)數(shù)百道制造與封裝工序，過程中會不斷積聚靜電荷。若靜電荷未得到有效控制，將導致器件失效，因此制造商必須將靜電放電防護列為重點工作，避免造成重大損失。不僅如此，先進的堆疊架構(gòu)還會產(chǎn)生大量熱量，對熱解決方案的效率提出了更高要求。

裸片級故障隔離與缺陷分析面臨哪些常見挑戰(zhàn)？這些挑戰(zhàn)與單片式芯片設(shè)計相關(guān)挑戰(zhàn)相比有何不同？

裸片級缺陷與故障通常源于半導體制造環(huán)節(jié)，例如多晶硅/金屬短路、硅片裂紋、橋接、顆粒污染，以及勢壘層缺陷、金屬短路等各類問題，都會直接影響器件的可靠性與良率表現(xiàn)。圖1展示了數(shù)類不同的裸片級故障與缺陷圖像。

圖1：常見裸片級故障與缺陷的圖像。

對比多芯片與單片式芯片設(shè)計，二者的技術(shù)復雜度存在顯著差異。單片式芯片設(shè)計可將各類元件集成至單一硅基裸片，此舉雖能降低互連結(jié)構(gòu)的復雜度，卻將技術(shù)挑戰(zhàn)轉(zhuǎn)移至高效熱管理，以及高集成結(jié)構(gòu)內(nèi)部的缺陷檢測與隔離環(huán)節(jié)。

而多芯片設(shè)計則會進一步提升失效風險（見圖2）。高密度、高復雜度的互連結(jié)構(gòu)，加之先進封裝工藝與異質(zhì)集成技術(shù)的應用，可能引發(fā)電遷移、金屬間化合物相取向異常、空洞形成、熱管理難題及材料失配等一系列問題。

圖2：多芯片芯片設(shè)計會增加亞表面缺陷的產(chǎn)生風險。

隨著多芯片集成技術(shù)的普及，裸片故障隔離與缺陷分析工作的復雜度也勢必不斷攀升。如今的芯片密度更高、互連關(guān)系更復雜，即便是極其微小的缺陷，也會對整個系統(tǒng)的性能和可靠性造成影響。

工程師與半導體制造商正著手采用新一代量測工具和跨學科分析方法以應對這一需求。通過使用可將電學、熱學及結(jié)構(gòu)診斷整合為統(tǒng)一工作流程的工具，他們能夠在研發(fā)周期更早階段定位故障點，助力加快良率提升與產(chǎn)品認證的進程。

芯片制造商該如何克服這些挑戰(zhàn)？

一系列先進的量測與分析技術(shù)能夠助力解決芯片級故障和缺陷分析相關(guān)難題，其中核心技術(shù)包括鎖相熱成像、掃描聲學顯微鏡、微計算機斷層掃描、聚焦離子束掃描電子顯微鏡以及透射電子顯微鏡。這些技術(shù)均是單片式和先進封裝設(shè)計中，開展缺陷表征與根因分析的關(guān)鍵技術(shù)。

鎖相熱成像、掃描聲學顯微鏡、微計算機斷層掃描這三種無損失效分析方法，可在保留樣品的前提下，評估互連結(jié)構(gòu)的完整性，定位分層、空洞及短路類缺陷的位置并分析其分布特征。借助這些技術(shù)，能獲得豐富的尺寸維度信息，為早期故障定位和工藝優(yōu)化提供支撐。

半導體企業(yè)可利用聚焦離子束掃描電子顯微鏡，整合高分辨率掃描電鏡成像、高精度聚焦離子束刻蝕與元素成分分析功能，突破單純的缺陷檢測范疇，實現(xiàn)精準的故障根因判定。該技術(shù)可針對特定位置制備截面樣品，開展精細化的結(jié)構(gòu)與化學性質(zhì)檢測，讓工程師能更精準地對界面分層、微空洞、金屬化層不連續(xù)等深埋缺陷的性質(zhì)進行量化分析與可視化呈現(xiàn)。

聚焦離子束掃描電子顯微鏡還可作為原子級分析的橋梁，其能夠提取被稱為“薄片樣品”的芯片超薄截面樣本，供工程師通過透射電子顯微鏡開展后續(xù)分析。該薄片樣品由聚焦離子束掃描電子顯微鏡的聚焦離子束從微小樣品表面切割而成，再被減薄至100納米以下，以滿足高分辨率成像和晶體學診斷的需求，填補了顯微結(jié)構(gòu)觀測與納米尺度研究之間的技術(shù)空白。

聚焦離子束掃描電子顯微鏡技術(shù)是現(xiàn)代失效分析的基石，它能將無損檢測方法完成的初始缺陷定位，進一步轉(zhuǎn)化為對缺陷成因和材料相互作用的全面解析。上述技術(shù)協(xié)同應用，可為工程師呈現(xiàn)下一代半導體器件內(nèi)部的“多尺度”觀測視角，實現(xiàn)從宏觀故障測繪到原子級缺陷識別的全維度分析。

為何在半導體封裝研發(fā)階段盡早獲取量測與缺陷分析數(shù)據(jù)至關(guān)重要？

盡早獲取量測與缺陷分析數(shù)據(jù)，對于加快工藝成熟、降低封裝整體研發(fā)成本、提升良率具有關(guān)鍵意義，同時也能推動半導體封裝研發(fā)從傳統(tǒng)的試錯模式，向以數(shù)據(jù)為核心、精準可控的工藝模式轉(zhuǎn)型。

隨著封裝技術(shù)從二維平面向異質(zhì)2.5D、3D集成演進，工藝變量與失效模式的數(shù)量呈指數(shù)級增長。

在研發(fā)早期就能洞悉材料特性、互連可靠性及鍵合界面質(zhì)量，工程師便能基于數(shù)據(jù)更快做出可靠決策，同時最大限度降低風險，實現(xiàn)產(chǎn)品更快上市、長期可靠性提升與良率提高。這些都是異質(zhì)集成與先進封裝時代的核心競爭優(yōu)勢。

在先進封裝工藝研發(fā)過程中，何種工作流程能最有效地應對量測與缺陷分析的各類挑戰(zhàn)？

借助當前現(xiàn)有的先進分析工具，應對半導體封裝領(lǐng)域挑戰(zhàn)的最有效方式，是整合鎖相熱成像、聚焦離子束掃描電子顯微鏡、透射電子顯微鏡與微計算機斷層掃描技術(shù)。這些技術(shù)具備天然的互補性，能夠全方位呈現(xiàn)復雜2.5D、3D器件中結(jié)構(gòu)與電學缺陷的形成及演化過程。

鎖相熱成像與微計算機斷層掃描可協(xié)同探測先進封裝結(jié)構(gòu)內(nèi)部深埋的隱藏缺陷，兩種技術(shù)各自捕捉不同維度的信息：鎖相熱成像能精準捕捉有源電學或熱學異常，微計算機斷層掃描則可清晰呈現(xiàn)裂紋、空洞的三維細節(jié)結(jié)構(gòu)及互連完整性。二者結(jié)合，可構(gòu)建一套高效的無損失效分析與質(zhì)量保證工作流程，助力芯片研發(fā)團隊在不損傷器件的前提下，更快發(fā)現(xiàn)問題。

聚焦離子束掃描電子顯微鏡的核心作用，是為高分辨率成像制備特定位置的截面與薄片樣品，使工程師能通過透射電子顯微鏡或掃描電子顯微鏡，直接觀測器件的微觀結(jié)構(gòu)與界面特征，從而以原子級精度定位電學失效或工藝偏差的根本原因。

通過整合鎖相熱成像、微計算機斷層掃描、聚焦離子束掃描電子顯微鏡與透射電子顯微鏡技術(shù)，半導體制造商可形成一套全面且互補的缺陷分析方案，實現(xiàn)對電學與物理失效機制的全覆蓋。這一集成化工作流程不僅能提升分析效率與吞吐量，還能保障器件的結(jié)構(gòu)完整性與電熱可靠性，而這兩點正是2.5D、3D集成及基于芯粒的架構(gòu)所必備的關(guān)鍵特性。

靜電放電面臨哪些挑戰(zhàn)？先進封裝技術(shù)本身能如何解決其中部分問題，量測技術(shù)又該如何為長期可靠性測試提供支撐？

隨著器件架構(gòu)向更小制程、更高程度異質(zhì)集成及更精細互連結(jié)構(gòu)演進，器件對靜電損傷的敏感度大幅提升。為降低此類風險，先進封裝解決方案至關(guān)重要，其不僅能實現(xiàn)全面的靜電放電合規(guī)設(shè)計，還能在整個生產(chǎn)流程中建立質(zhì)量保證與質(zhì)量控制測試體系。

在當下的半導體領(lǐng)域，靜電放電是一種隱蔽且日益突出的威脅。隨著2.5D和3D封裝設(shè)計的普及，在封裝體中集成防護設(shè)計成為關(guān)鍵。防靜電材料、經(jīng)優(yōu)化的互連布局及用于釋放靜電荷的導電通路均可集成于封裝平臺中。業(yè)界正研發(fā)抗靜電電介質(zhì)、接地重布線層、導電膠等材料，確保靜電荷在接觸敏感電路前被安全導除。

通過晶圓級封裝、扇出型封裝工藝、封裝通孔設(shè)計及對電介質(zhì)帶電的精準管控，可將靜電水平控制在損傷閾值以下。

同時，半導體制造商會部署在線監(jiān)測系統(tǒng)，在芯片研發(fā)的裸片搬運、鍵合、塑封等關(guān)鍵工序中，對靜電放電行為進行實時追蹤。電荷板監(jiān)測儀與傳感器將數(shù)據(jù)直接傳輸至質(zhì)量保證/質(zhì)量控制監(jiān)控面板，工程師可憑借實時數(shù)據(jù)洞察工藝狀態(tài)，在微小問題演變?yōu)閷е铝悸蕮p失的重大問題前，及時微調(diào)工藝參數(shù)。

封裝工序完成后，可靠性測試團隊將采用人體放電模型、機器放電模型、帶電器件模型等加速靜電放電應力測試模型開展驗證工作。新一代封裝體通常會內(nèi)嵌測試結(jié)構(gòu)與微型傳感器，用于捕捉放電行為，助力定位設(shè)計薄弱點，提升器件長期可靠性。

上述內(nèi)置防護與監(jiān)測設(shè)計均符合各類全球可靠性標準，如汽車電子委員會Q100 標準、國際標準化組織9001標準及電子器件工程聯(lián)合委員會JESD22標準，確保所有封裝體均滿足嚴苛的質(zhì)量要求。隨著人工智能驅(qū)動分析技術(shù)的發(fā)展，企業(yè)可利用靜電放電數(shù)據(jù)開展可靠性預測，通過訓練算法識別互連結(jié)構(gòu)退化與電介質(zhì)擊穿的早期預警信號。

由此，靜電放電防護已從傳統(tǒng)的被動應對手段，逐步發(fā)展為融合材料科學、量測技術(shù)與機器學習的智能化、預測性生態(tài)體系，保障芯片的可靠性與安全性。

先進封裝技術(shù)的發(fā)展前景如何？

先進封裝技術(shù)的創(chuàng)新重心將從晶體管級微縮轉(zhuǎn)向系統(tǒng)級集成，四大趨勢將重塑該領(lǐng)域的發(fā)展格局：真正的3D異質(zhì)集成、智能化在線量測、熱適配材料及人工智能驅(qū)動的可持續(xù)制造。

芯粒技術(shù)也正從概念走向大規(guī)模商用，晶圓代工廠、專業(yè)封測廠與系統(tǒng)集成商均將通用芯粒互連標準列為研發(fā)重點，如UCIe、多線互連技術(shù)，這些標準可實現(xiàn)不同廠商的邏輯、存儲與模擬芯片之間的即插即用互操作性。芯粒技術(shù)最初主要應用于高性能計算與人工智能加速領(lǐng)域，如今正迅速拓展至邊緣處理器與汽車系統(tǒng)級芯片領(lǐng)域。

與此同時，晶圓對晶圓混合鍵合、超高精細重布線層、垂直互連等新技術(shù)的創(chuàng)新，正推動真正的三維系統(tǒng)級封裝架構(gòu)落地。這些技術(shù)雖能帶來超高帶寬與能效的技術(shù)優(yōu)勢，卻也引發(fā)了機械應力、熱管理、納米級空洞等新的可靠性挑戰(zhàn)。

要解決這些挑戰(zhàn)，需要依托原子級工藝控制、多物理場仿真與高分辨率量測技術(shù)。這些工具正成為下一代三維堆疊技術(shù)的核心支撐。

量測技術(shù)如何發(fā)展以應對3D芯片架構(gòu)的復雜性挑戰(zhàn)？

量測領(lǐng)域正從靜態(tài)的檢測節(jié)點，向動態(tài)、數(shù)據(jù)驅(qū)動的控制系統(tǒng)轉(zhuǎn)型。未來的產(chǎn)線將不再依賴制程后的檢測，而是采用原位與在線分析技術(shù)，實時融合聚焦離子束、掃描電子顯微鏡、X射線、聲學及光學成像數(shù)據(jù)。借助人工智能驅(qū)動的缺陷分類與機器學習預測技術(shù)，還能在良率受到影響前提前識別問題。

依托這些技術(shù)能力，數(shù)字孿生也將成為現(xiàn)實，通過整合結(jié)構(gòu)、熱學和電學數(shù)據(jù)，構(gòu)建整個封裝流程的虛擬模型。量測與制造環(huán)節(jié)的打通，能讓晶圓廠實現(xiàn)自優(yōu)化，縮短生產(chǎn)周期，同時提升一次通過率，維持更嚴格的工藝容差。

隨著器件密度不斷提升，散熱正成為新的技術(shù)瓶頸。這一背景下，低熱膨脹系數(shù)襯底的相關(guān)研究持續(xù)推進，高導熱性電介質(zhì)、甚至液態(tài)或嵌入式冷卻層技術(shù)正逐步涌現(xiàn)。高端應用領(lǐng)域中，先進陶瓷與玻璃等材料的應用勢頭日益強勁，有望替代目前使用的有機層壓板，同時實現(xiàn)更優(yōu)異的信號完整性與熱可靠性。

互連技術(shù)的發(fā)展藍圖已突破銅材料的范疇，鈷、釕金屬及無勢壘金屬化技術(shù)的研發(fā)正在推進，以攻克電遷移和電阻微縮的難題，同時為3D邏輯堆疊所需的更精細節(jié)距與更高電流密度提供支撐。

可持續(xù)發(fā)展將以何種方式融入先進封裝的未來發(fā)展？

晶圓廠正通過采用更環(huán)保的化學工藝、可回收能源的量測工具以及閉環(huán)水系統(tǒng)，力求降低碳足跡。與此同時，人工智能驅(qū)動的工藝控制技術(shù)借助失效分析、量測和可靠性測試所產(chǎn)生的數(shù)據(jù)，重新定義生產(chǎn)模式。自主學習系統(tǒng)能夠?qū)崟r預測、檢測并修正問題，推動制造環(huán)節(jié)向全自主優(yōu)化邁進。

在設(shè)計階段，可持續(xù)性與可靠性實現(xiàn)協(xié)同優(yōu)化。EDA-DFM技術(shù)與失效分析驅(qū)動設(shè)計技術(shù)相融合，實現(xiàn)了中介層、裸片和封裝層級的跨域仿真。這一整體化設(shè)計方法，讓未來的芯片朝著更小、更快、更智能、更耐用且更具可持續(xù)性的方向發(fā)展。

未來五年，先進封裝將從半導體行業(yè)的配套角色，逐步發(fā)展成為核心創(chuàng)新引擎。3D集成、先進材料、智能量測與可持續(xù)發(fā)展的融合，將成為半導體企業(yè)構(gòu)建競爭優(yōu)勢的關(guān)鍵，而芯片性能的評判標準，也將聚焦于能效、可靠性和綜合價值影響。