DRAM，巨變前夜

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截至2026年，由于人工智能（AI）和大規(guī)模語言模型（LLM）的爆炸式增長，全球半導(dǎo)體行業(yè)正經(jīng)歷著根本性的結(jié)構(gòu)重組。曾經(jīng)具有周期性特征的商品——存儲半導(dǎo)體，如今已成為決定AI工作負(fù)載計算效率和系統(tǒng)性能的關(guān)鍵瓶頸。包括NVIDIA Rubin平臺在內(nèi)的下一代AI加速器對帶寬和內(nèi)存容量有著前所未有的需求，由此催生了所謂的“內(nèi)存超級周期”，對高帶寬內(nèi)存（HBM）和下一代DRAM產(chǎn)品的需求呈指數(shù)級增長。

然而，在需求爆炸式增長的背后，是傳統(tǒng)二維平面動態(tài)隨機存取存儲器（DRAM）面臨的關(guān)鍵物理和工程限制。盡管DRAM通過不斷縮小尺寸提高了集成密度，但隨著尺寸縮小到10納米以下的1c和1d節(jié)點，存儲電荷的電容器和控制它們的晶體管的物理尺寸縮小已達(dá)到極限。特別是，當(dāng)物理尺寸縮小到20納米以下時，電子隧穿、柵極漏電和器件間干擾等問題會嚴(yán)重降低大規(guī)模生產(chǎn)的良率和功率效率。

目前，業(yè)界正通過HBM技術(shù)暫時克服帶寬限制。HBM采用硅通孔（TSV）技術(shù)垂直堆疊芯片；然而，這僅僅是一種連接多個芯片的2.5D或3D封裝技術(shù)，并非真正意義上的單片3D集成技術(shù)，無法從根本上提升芯片內(nèi)部的密度。為了滿足邊緣AI設(shè)備、高性能計算（HPC）和自動駕駛等未來應(yīng)用對功耗和數(shù)據(jù)量的需求，DRAM必須進(jìn)行根本性的范式轉(zhuǎn)變，轉(zhuǎn)向單片3D DRAM架構(gòu)，正如NAND閃存通過從平面到三維垂直堆疊（V-NAND）的演進(jìn)實現(xiàn)了容量的突破一樣。

傳統(tǒng)二維DRAM的擴展性限制

1. 平面1T1C架構(gòu)的物理和電氣缺陷及局限性

現(xiàn)代DRAM技術(shù)的基礎(chǔ)在于1T1C單元結(jié)構(gòu)，其中單個晶體管控制單個電容器，根據(jù)電荷的有無來存儲數(shù)據(jù)。線寬小型化是提高該架構(gòu)集成密度的唯一途徑，但目前線寬小型化已進(jìn)入10nm波段（1a、1b、1c、1d節(jié)點），并暴露出嚴(yán)重的結(jié)構(gòu)不穩(wěn)定性。

1.1. 電容器長寬比的結(jié)構(gòu)臨界點

為了在保持?jǐn)?shù)據(jù)保存所需的最小電容 (Cs) 的同時，縮小 DRAM 單元的占用空間，電容器的高度必須大幅增加。在當(dāng)前行業(yè)標(biāo)準(zhǔn)的 6F2 結(jié)構(gòu)中，隨著線寬的縮小，電容器的縱橫比已經(jīng)超過 40:1，并正迅速逼近 60:1。這種針狀、超高縱橫比的結(jié)構(gòu)在制造過程中容易導(dǎo)致嚴(yán)重的缺陷，例如因物理沖擊或表面張力引起的彎曲，或因與相鄰電容器接觸而導(dǎo)致的短路。這就產(chǎn)生了一個悖論：為了防止這種情況發(fā)生而增加支撐結(jié)構(gòu)，雖然增加了制造復(fù)雜性，卻反而減少了實際的存儲空間。

1.2. 擴大電氣泄漏路徑并更新頂棚

晶體管尺寸因小型化而減小，削弱了溝道控制能力，加劇了柵極感應(yīng)漏極泄漏 (GIDL) 和帶間隧穿 (BTBT) 現(xiàn)象。當(dāng)電容器中存儲的電荷通過這些泄漏路徑快速丟失時，數(shù)據(jù)保持時間會急劇縮短。這縮短了防止數(shù)據(jù)丟失所需的刷新周期，因此，相當(dāng)一部分內(nèi)存帶寬被分配給了刷新任務(wù)，成為導(dǎo)致“內(nèi)存墻”現(xiàn)象的主要原因，從而降低系統(tǒng)性能并顯著增加功耗。

2. 過渡設(shè)計：從 6F2 到 4F2 垂直溝道晶體管 (VCT) 的演變

在全面采用 3D 堆疊技術(shù)之前，存儲器制造商正在引入架構(gòu)和垂直通道晶體管 (VCT) 作為中間步驟，以最大限度地提高集成密度，同時充分利用現(xiàn)有的平面工藝基礎(chǔ)設(shè)施。

2.1 VCT架構(gòu)的結(jié)構(gòu)優(yōu)勢

4F2單元結(jié)構(gòu)是一種創(chuàng)新設(shè)計，通過將位線和字線的間距分別優(yōu)化至2F，與現(xiàn)有的6F2結(jié)構(gòu)相比，芯片面積可減少30%以上。實現(xiàn)這一設(shè)計的關(guān)鍵技術(shù)是VCT，它將水平排列的溝道垂直對齊。在VCT結(jié)構(gòu)中，晶體管的源極、溝道和漏極呈垂直柱狀排列，便于實現(xiàn)環(huán)柵（GAA）結(jié)構(gòu)，其中柵極完全包圍溝道。這最大限度地提高了晶體管的靜電控制能力，即使在精細(xì)節(jié)點上也能有效抑制短溝道效應(yīng)。

2.2. VCT實施中的技術(shù)挑戰(zhàn)

盡管垂直通道晶體管（VCT）在理論上具有優(yōu)異的性能，但在實際應(yīng)用中仍面臨諸多挑戰(zhàn)。垂直取向的硅溝道容易與襯底發(fā)生電絕緣，導(dǎo)致浮體效應(yīng)（FBE）。溝道內(nèi)積累的電荷會引起晶體管閾值電壓（Vth）的異常變化，從而降低讀寫操作的可靠性。此外，控制垂直字線和位線之間的寄生電容，以及抑制縱向帶間隧穿（BTBT）引起的漏電流，也是確保大規(guī)模生產(chǎn)可行性的關(guān)鍵挑戰(zhàn)。

然而，實現(xiàn)VCT結(jié)構(gòu)面臨著巨大的技術(shù)挑戰(zhàn)。垂直取向的硅溝道會引發(fā)“浮體效應(yīng)（FBE）”，導(dǎo)致與襯底的電連接斷裂。這會破壞晶體管的閾值電壓，從而導(dǎo)致數(shù)據(jù)讀寫錯誤。此外，柵極干擾（即相鄰字線導(dǎo)通時激活不需要的溝道）以及由縱向帶間隧穿（L-BTBT）引起的柵極感應(yīng)漏極漏電流（GIDL）控制問題也是必須克服的主要挑戰(zhàn)。因此，4F2 VCT本身并非最終產(chǎn)品，而是通往未來多層3D堆疊的關(guān)鍵“墊腳石”，它驗證了用于形成垂直結(jié)構(gòu)的蝕刻和沉積技術(shù)，引入了新材料，并改進(jìn)了精確的光刻工藝。

3D DRAM，新的希望

1.基于 1T1C 的 VS-DRAM

如果VCT是將現(xiàn)有的1T1C單元重新配置成垂直通道結(jié)構(gòu)的方法，那么下一步就是VS-DRAM（垂直堆疊式DRAM），它在保留存儲電容本身的同時，將單元陣列垂直重復(fù)堆疊。與3D NAND閃存類似，這種架構(gòu)垂直堆疊存儲單元，旨在通過第三個軸來補充位密度——位密度已無法僅通過平面縮小來實現(xiàn)。

最近對各種排列方法（例如垂直位線（VBL）和水平位線（HBL））的比較研究表明，3D 1T1C DRAM的實際競爭力取決于存儲電容的最小所需容量、位線寄生電容、位線之間的耦合噪聲以及堆疊數(shù)量。特別是，根據(jù)IEEE TED的一項比較研究，即使在基于VBL的3D DRAM中，要在保持足夠信號裕度的同時實現(xiàn)超過12nm級2D DRAM的密度，也可能需要大約50個堆疊；這表明，雖然 3D 堆疊保持電容器代表了最連續(xù)的發(fā)展路徑，但這絕不是一個工藝難度低的解決方案。

然而，基于電容的3D DRAM由于需要容納存儲器件，因此存在結(jié)構(gòu)上的負(fù)擔(dān)。相關(guān)綜述和器件研究指出，3D 1T1C結(jié)構(gòu)仍然需要橫向布置的電容，這些電容會占用額外的面積，從而限制了整體集成密度的提升。此外，在堆疊式訪問晶體管中，必須同時控制復(fù)雜的可靠性問題，例如浮體效應(yīng)（FBE）引起的電荷損失、表面粗糙度導(dǎo)致的遷移率下降、關(guān)態(tài)漏電、字線間的靜電耦合以及寄生BJT激活等。從工藝角度來看，關(guān)鍵挑戰(zhàn)仍然在于多層Si/SiGe超晶格的形成、選擇性SiGe刻蝕、抑制溝道損傷以及控制堆疊層數(shù)超過臨界厚度時產(chǎn)生的應(yīng)力積累和位錯。

因此，雖然配備 CAP 的 3D DRAM 是一種現(xiàn)實的過渡技術(shù)，可以以最小的代價向 3D 集成過渡，并且對傳統(tǒng) DRAM 的運行原理的妥協(xié)最小，但它具有過渡性質(zhì)，最終無法避免在長期比特成本創(chuàng)新方面與無電容結(jié)構(gòu)競爭。

2.無電容 3D DRAM 和多晶體管單元 (2T0C, 3T0C) 的興起

如果VCT是現(xiàn)有1T1C結(jié)構(gòu)的垂直變體，那么實現(xiàn)真正3D單片集成的最終解決方案是完全消除笨重的電容器。這被稱為“無電容架構(gòu)”，其典型例子包括使用兩個晶體管（一個用于讀取，一個用于寫入）的2T0C結(jié)構(gòu)或使用三個晶體管的3T0C結(jié)構(gòu)。

在這種結(jié)構(gòu)中，讀取晶體管或浮體本身的寄生電容被用作電荷存儲，而非使用電容器。由于省去了形成電容器所需的復(fù)雜且深度蝕刻工藝，單片集成成為可能，從而可以像3D NAND閃存一樣堆疊數(shù)百層晶體管層。無晶圓廠IP公司NEO Semiconductor最近提出的3D X-DRAM設(shè)計也是一種通過改進(jìn)3D NAND制造工藝來實現(xiàn)3T0C結(jié)構(gòu)的技術(shù)，它顯著提高了集成密度。

一些破局的思考

2024 年至 2026 年舉行的三大全球最負(fù)盛名的半導(dǎo)體會議（IEEE IEDM、VLSI Symposium 和 ISSCC）上發(fā)表的與 3D DRAM 相關(guān)的論文，在良率提高、新材料的引入以及用于商業(yè)化的異構(gòu)集成方面取得了顯著成就，超越了實驗室層面的概念驗證。

1. 無電子2T0C架構(gòu)和氧化物半導(dǎo)體（IGZO）溝道的創(chuàng)新

構(gòu)建無電容2T0C結(jié)構(gòu)的關(guān)鍵前提是采用漏電流極低的溝道材料。硅(Si)基晶體管由于漏電流增大以及小型化帶來的寄生電容問題，在長時間保持電荷方面存在物理限制。為了克服這一問題，學(xué)術(shù)界和工業(yè)界正致力于研究氧化物半導(dǎo)體溝道晶體管，包括銦鎵鋅氧化物(In-Ga-Zn-O，IGZO)。

IGZO具有約3.0 eV的寬帶隙，由于其溝道在關(guān)斷狀態(tài)下完全耗盡，關(guān)斷電流僅為阿安級（小于1 aA/單元）。這可以延長數(shù)據(jù)保持時間并顯著降低刷新功耗。此外，由于其極低的空穴遷移率，IGZO形成無結(jié)結(jié)構(gòu)，避免了空穴傳導(dǎo)，從而消除了硅溝道中常見的浮體效應(yīng)。結(jié)合其無缺陷的源漏結(jié)特性，從根本上防止了可變保持時間（VRT）的退化。

在工藝方面，由于其s軌道導(dǎo)電特性，IGZO即使在低溫（例如室溫）下通過原子層沉積（ALD）等工藝形成均勻薄膜時，也能實現(xiàn)超過10 cm2/Vs的高電子遷移率。這使得在后端工藝（BEOL）中能夠在低溫下制造晶體管，從而實現(xiàn)靈活的結(jié)構(gòu)集成，而不會對底層CMOS或電容器造成熱損傷。因此，可以省略垂直結(jié)構(gòu)或3D集成所需的復(fù)雜外延溝道層形成工藝，從而顯著提高工藝效率。

在2025年超大規(guī)模集成電路展（VLSI 2025）和2024年國際電子器件與器件設(shè)計會議（IEDM 2024）上，華為和中國科學(xué)院的研究團隊展示了世界上首款垂直全環(huán)溝道（CAA）IGZO場效應(yīng)晶體管，其關(guān)鍵尺寸小于50納米。研究人員利用等離子體增強原子層沉積（PEALD）技術(shù)，共形沉積了IGZO/HfOx/IZO疊層結(jié)構(gòu)，在55納米溝道長度下實現(xiàn)了92 mV/dec的低亞閾值擺幅（SS）和32.8 μA/μm的導(dǎo)通電流，為實現(xiàn)2T0C、4F2單元結(jié)構(gòu)奠定了堅實的基礎(chǔ)。

此外，在 IEDM 2025 大會上，日本鎧俠公司展示了先進(jìn)的 OCTRAM（氧化物-半導(dǎo)體溝道晶體管 DRAM）技術(shù)，該技術(shù)采用八層水平氧化物半導(dǎo)體晶體管堆疊而成，而非傳統(tǒng)的垂直堆疊。這項工藝通過交替沉積氧化硅和氮化硅薄膜，然后選擇性地用 InGaZnO 取代氮化硅區(qū)域，被認(rèn)為是一項突破性技術(shù)，能夠顯著降低 AI 服務(wù)器和物聯(lián)網(wǎng)設(shè)備的制造成本，并通過實現(xiàn)垂直間距縮放來最大限度地減少刷新功耗。

佐治亞理工學(xué)院的一個研究團隊也在 IEDM 2025 大會上展示了邏輯和存儲器垂直集成的潛力，他們通過在 40nm CMOS 邏輯工藝上單片集成雙柵 ALD 氧化物溝道非易失性存儲器，實現(xiàn)了數(shù)字內(nèi)存計算功能。

2. 垂直溝道晶體管（VCT）架構(gòu)中抑制浮空效應(yīng)的機制

抑制浮體效應(yīng)（FBE）和漏電流（4F2架構(gòu)的長期難題）的結(jié)構(gòu)創(chuàng)新也在加速推進(jìn)。通過聯(lián)合研究，CXMT與北京超弦研究院開發(fā)了一種無結(jié)環(huán)柵垂直溝道晶體管（JAA VCT），并發(fā)表了一篇里程碑式的論文，展示了8Gb全陣列原型機的運行情況。

為了解決現(xiàn)有反型模式VCT所面臨的對準(zhǔn)和FBE問題，研究人員設(shè)計了一種結(jié)構(gòu)：在字線（WL）上采用原子層沉積（ALD）技術(shù)沉積的TiN柵極材料完全包裹住納米片狀硅柱（GAA）。特別地，這種采用N型襯底的無結(jié)結(jié)構(gòu)有效抑制了垂直電場，顯著降低了端到端隧穿（L-BTBT），而端到端隧穿正是導(dǎo)致GIDL的原因。該原型器件實現(xiàn)了10^9的超低亞閾值擺幅（SS）和62.5 mV/dec的響應(yīng)，并且通過在VCT上放置六邊形電容器實現(xiàn)了完美的4F2，使其向3D DRAM的商業(yè)化邁出了重要一步。

關(guān)鍵工藝和挑戰(zhàn)：鍵合技術(shù)和HARC蝕刻

要使3D DRAM架構(gòu)超越理論模型，進(jìn)入量產(chǎn)階段，必須同時掌握先進(jìn)的封裝技術(shù)和超精細(xì)、高難度的單元工藝。特別是，實現(xiàn)堆疊結(jié)構(gòu)的鍵合技術(shù)，以及實現(xiàn)該結(jié)構(gòu)的高縱橫比刻蝕（HARC）和后續(xù)的沉積填充工藝，被認(rèn)為是3D DRAM商業(yè)化的關(guān)鍵瓶頸。

1.利用W2W混合鍵合技術(shù)克服單片集成的局限性

理想的單片3D集成是將存儲單元陣列和控制它們的邏輯外圍電路堆疊在單個硅芯片上，但由于嚴(yán)苛的散熱要求，這種集成方式存在損壞底層邏輯電路的風(fēng)險。解決這些制造難題的關(guān)鍵技術(shù)是混合鍵合。

晶圓間（W2W）混合鍵合技術(shù)無需微凸點或焊球等中間件，即可將上下晶圓的銅（Cu）電極和介電材料進(jìn)行物理和電氣上的直接鍵合。該技術(shù)使得包含單元陣列的晶圓和包含外圍電路的晶圓能夠在各自的最佳工藝節(jié)點上獨立制造，然后再進(jìn)行鍵合，從而顯著提高了良率。

三星電子在ISSCC 2026會議論文中提出的單元-外圍（COP）架構(gòu)也采用了這種W2W混合鍵合技術(shù)，實現(xiàn)了在小面積內(nèi)以超高密度集成4F2 VCT。與凸點相比，混合鍵合技術(shù)能夠指數(shù)級地提高垂直互連的密度，并正在成為突破16層或更高層數(shù)HBM以及未來商用3D DRAM系統(tǒng)帶寬限制的關(guān)鍵因素。

2.超高縱橫比 (HAR) 蝕刻和形狀控制的挑戰(zhàn)

然而，3D DRAM并非簡單地堆疊晶圓即可完成。實際上，要實現(xiàn)3D DRAM，必須加工出非常深且窄的孔或溝槽來形成垂直通道或電容器，縱橫比從50:1飆升至100:1 。在這些高縱橫比接觸（HARC）刻蝕區(qū)域，刻蝕氣體和離子難以充分到達(dá)結(jié)構(gòu)底部，導(dǎo)致工藝控制難度迅速增加。

因此，容易出現(xiàn)諸如彎曲（孔中間部分異常膨脹）、扭曲（底部形狀變形）和傾斜（蝕刻軸向一側(cè)傾斜）等形狀缺陷。這種輪廓變形不僅限于簡單的尺寸偏差；它會導(dǎo)致相鄰單元間隙減小和絕緣擊穿，最終直接導(dǎo)致單元間短路和良率下降。因此，在3D DRAM蝕刻工藝中，輪廓的垂直度、均勻性和底部形狀控制遠(yuǎn)比簡單的蝕刻速度更為重要。

為了解決這個問題，先進(jìn)的刻蝕技術(shù)至關(guān)重要，例如低溫刻蝕（通過將晶圓溫度降低到零度以下來控制反應(yīng)副產(chǎn)物）和脈沖電壓技術(shù)（PVT，可精確控制等離子體離子的能量） 。換句話說，3D DRAM 的可行性不僅取決于刻蝕深度，還取決于超高深寬比結(jié)構(gòu)的加工精度和穩(wěn)定性。

3.三維結(jié)構(gòu)內(nèi)部的超精密沉積和新型材料間隙填充

蝕刻后的工藝也極具挑戰(zhàn)性。在薄而深的3D結(jié)構(gòu)的內(nèi)側(cè)壁上，以原子層級均勻地形成柵極介質(zhì)和電極薄膜是一項非常艱巨的任務(wù)。尤其是在縱橫比極高的情況下，使用傳統(tǒng)的沉積方法很難保證薄膜質(zhì)量均勻直至底部，因此，幾乎可以完美覆蓋整個3D形貌的原子層沉積（ALD）工藝幾乎是必不可少的。

此外，隨著結(jié)構(gòu)精細(xì)化程度的提高，字線和位線區(qū)域的布線電阻和RC延遲問題也日益加劇，這使得間隙填充技術(shù)對于可靠地填充空隙變得尤為重要。在此過程中，除了傳統(tǒng)的鎢（W）基金屬填充外，人們正在認(rèn)真考慮應(yīng)用鉬（Mo）和釕（Ru）等新型金屬材料，這些材料具有更低的電阻和更優(yōu)異的填充特性。最終，在3D DRAM中，性能和可靠性不僅取決于蝕刻工藝本身，還取決于蝕刻結(jié)構(gòu)內(nèi)部涂層和填充的均勻性以及間隙的填充程度。

4.高溫工藝限制及對底層邏輯電路的損害

3D DRAM正朝著單元下層（PUC）或類似結(jié)構(gòu)發(fā)展，將外圍電路置于存儲單元陣列下方，以最大限度地提高空間利用率。然而，在這種情況下，會出現(xiàn)一個問題：用于形成上層存儲單元的高溫工藝可能會對已形成的下層邏輯晶體管和金屬布線造成熱損傷，或?qū)е码姎馓匦园l(fā)生變化。

因此，在3D DRAM制造中，必須嚴(yán)格控制整個工藝的熱預(yù)算，而能夠在低溫下保證優(yōu)異電學(xué)特性和工藝穩(wěn)定性的溝道材料就顯得尤為重要。正因如此，基于IGZO和InGaO的氧化物半導(dǎo)體材料，由于其可在低于550°C的低溫工藝中沉積且具有優(yōu)異的耐熱性，正作為下一代3D DRAM的溝道材料而備受關(guān)注。換言之，堆疊結(jié)構(gòu)的實現(xiàn)不僅僅是結(jié)構(gòu)設(shè)計的問題，而是與構(gòu)建一個能夠在形成上層單元的同時保護(hù)下層電路的低溫工藝平臺直接相關(guān)。

5.結(jié)構(gòu)坍塌和非均質(zhì)材料堆垛層錯

同時，3D DRAM結(jié)構(gòu)采用極細(xì)的線寬，使其機械穩(wěn)定性較差。尤其是在蝕刻后的清洗和干燥過程中，容易發(fā)生圖案坍塌，相鄰的精細(xì)圖案會因液體的表面張力而粘連或坍塌。為了抑制這些問題，能夠有效消除表面張力的超臨界二氧化碳（SCCO?）干燥技術(shù)顯得尤為重要。

此外，在硅（Si）和硅鍺（SiGe）等不同材料交替堆疊數(shù)十層到數(shù)百層的結(jié)構(gòu)中，由于兩種材料之間晶格常數(shù)的微小差異（晶格失配） ，會積累內(nèi)部應(yīng)力。這會表現(xiàn)為晶圓翹曲、位錯和界面缺陷，最終導(dǎo)致單元特性退化和可靠性降低。因此，3D DRAM 并非簡單的堆疊，而是一種超高難度的集成工藝技術(shù)，需要蝕刻、沉積、干燥和材料工程等多個環(huán)節(jié)的協(xié)同配合。

四巨頭的路線圖

主導(dǎo)全球DRAM市場的“三大巨頭”——三星電子、SK海力士和美光——正將生存押注于在3D DRAM市場占據(jù)領(lǐng)先地位，為此投入巨額研發(fā)預(yù)算，以滿足人工智能基礎(chǔ)設(shè)施的激增需求。然而，這三家公司在邁向3D結(jié)構(gòu)的過程中，所采取的技術(shù)路徑和路線圖卻呈現(xiàn)出明顯的戰(zhàn)略差異。

1.三星電子：4F2 VCT驗證了漸進(jìn)式整體3D范式轉(zhuǎn)變

三星電子曾因在HBM市場早期被SK海力士搶占主導(dǎo)地位而遭受重創(chuàng)，如今正執(zhí)行一項系統(tǒng)而循序漸進(jìn)的總體規(guī)劃，以期全面奪回在3D DRAM市場的領(lǐng)先地位。三星電子的策略遵循標(biāo)準(zhǔn)流程，首先通過將現(xiàn)有的1T1C結(jié)構(gòu)進(jìn)行扁平化或垂直化處理來驗證工藝風(fēng)險，然后再逐步推進(jìn)全堆疊工藝。

三星設(shè)定了一個短期目標(biāo)，即在2025年前完成采用垂直通道的4F2 VCT DRAM的初步開發(fā)和運行原型驗證。此舉旨在解決VCT結(jié)構(gòu)蝕刻和對準(zhǔn)的復(fù)雜性問題，并實現(xiàn)垂直工藝能力的內(nèi)部化。正如前述ISSCC 2026論文所示，三星正通過將VCT與COP結(jié)構(gòu)和混合鍵合相結(jié)合來克服這些限制。

完成短期VCT驗證后，三星制定了雄心勃勃的愿景，力爭在2030年前實現(xiàn)真正的3D DRAM產(chǎn)品商業(yè)化。為此，該公司正在深入研究“VS-DRAM（垂直堆疊DRAM）”或VS-CAT結(jié)構(gòu)，該結(jié)構(gòu)將電容器垂直堆疊超過100層。據(jù)悉，三星內(nèi)部已對16層堆疊的VS-CAT DRAM的可行性進(jìn)行了探索。此外，該公司正積極推進(jìn)將背面供電網(wǎng)絡(luò)（BSPDN）技術(shù)集成到3D DRAM中的計劃，以最大限度地提高每個存儲體的能效。

2. SK海力士：保持HBM主導(dǎo)地位并搶占垂直柵極（VG）和下一代通道材料（IGZO）市場

憑借在HBM3和HBM3E市場的主導(dǎo)地位，SK海力士預(yù)計將獲得NVIDIA下一代Rubin平臺HBM4芯片70%以上的訂單，成為2025-2026年半導(dǎo)體超級周期的最大受益者。在實現(xiàn)巨額營業(yè)利潤（預(yù)計到2025年將超過47萬億韓元）后，SK海力士宣布了一項大膽的戰(zhàn)略，以保持其在未來技術(shù)平臺——3D DRAM領(lǐng)域的領(lǐng)先地位。

在2025年超大規(guī)模集成電路（VLSI）研討會的主題演講中，SK海力士指出，4F2垂直柵極（VG）技術(shù)將成為未來30年引領(lǐng)DRAM發(fā)展的全新技術(shù)平臺。該公司計劃通過一種柵極垂直包裹溝道的結(jié)構(gòu)，克服目前10納米以下工藝中存在的漏電和空間限制問題。與三星類似，SK海力士也制定了循序漸進(jìn)的路線圖，計劃在2025年底前驗證4F2 DRAM原型機的商業(yè)可行性，并在此基礎(chǔ)上過渡到3D DRAM架構(gòu)。

尤其值得一提的是，SK海力士引入了一種新型溝道材料。該公司已獲得IGZO（銦鎵鋅氧化物）的專利，這是一種非晶態(tài)金屬氧化物，能夠大幅降低待機功耗，并被選為3D DRAM的關(guān)鍵下一代溝道材料，SK海力士一直在進(jìn)行持續(xù)的研發(fā)。通過穩(wěn)定IGZO的結(jié)晶過程，該公司旨在實現(xiàn)3D堆疊式存儲器所需的超低功耗和長保持特性，以滿足移動設(shè)備和邊緣AI環(huán)境的需求。

3.美光：跳過過渡階段 4F2 直接邁向 3D 單片集成的“高風(fēng)險”策略

美國美光科技公司是全球第三大芯片制造商（預(yù)計到2025年第一季度市場份額將達(dá)到25%），為了扭轉(zhuǎn)市場局面，該公司選擇了一條與兩家韓國競爭對手截然不同的非傳統(tǒng)技術(shù)路線。據(jù)證實，美光采取了風(fēng)險極高的策略，跳過了基于4F2 VCT的過渡階段，直接進(jìn)入3D DRAM的研發(fā)階段，以節(jié)省該階段所需的大量資金和時間。

此舉旨在通過繞過4F2架構(gòu)的物理復(fù)雜性（例如垂直通道形成和浮空效應(yīng)控制），直接將從3D NAND閃存生產(chǎn)中積累的高堆疊技術(shù)應(yīng)用于2T0C或3T0C等3D DRAM架構(gòu)，從而加快產(chǎn)品上市速度。這一決策的背后是美光公司預(yù)先建立的強大專利壁壘。美光早在2019年就開始研發(fā)核心3D DRAM技術(shù)，早于競爭對手，截至2022年，已獲得超過30項強大的3D DRAM結(jié)構(gòu)專利。此外，該公司還積極從大規(guī)模計算架構(gòu)的角度引領(lǐng)封裝尺寸創(chuàng)新，例如，率先推出業(yè)界首款創(chuàng)新型256GB SOCAMM2模塊（采用單芯片LPDDR5X），將內(nèi)存和相關(guān)電路集成到單個芯片上，以克服AI數(shù)據(jù)中心在功耗和密度方面的限制。

4.鎧俠：面向超低功耗OCTRAM的3D DRAM的利基戰(zhàn)略

日本NAND閃存巨頭鎧俠(Kioxia)并未將目光投向高性能HBM市場，而是將賭注押在了其自主研發(fā)的氧化物半導(dǎo)體溝道3D DRAM技術(shù)上，該技術(shù)的目標(biāo)市場是邊緣設(shè)備和超低功耗系統(tǒng)。在2025年IEDM展會上，鎧俠展示了基于8層水平InGaZnO晶體管的OCTRAM技術(shù)，該技術(shù)實現(xiàn)了低于1安培的超低漏電流特性。

鎧俠的策略是規(guī)避現(xiàn)有硅基1T1C集成技術(shù)的局限性，并將其在BiCS 3D NAND堆疊工藝方面的優(yōu)勢與基于氧化物半導(dǎo)體的無電容存儲器相結(jié)合。這種方法采用交替堆疊平面溝道而非垂直蝕刻的方式，有利于實現(xiàn)垂直間距的縮小，并有望有效克服現(xiàn)有單片3D集成技術(shù)固有的蝕刻成本過高的問題。

未來存儲器領(lǐng)域的霸主地位不僅取決于物理工藝能力，還取決于誰能率先獲得核心知識產(chǎn)權(quán)組合并主導(dǎo)授權(quán)生態(tài)系統(tǒng)。近期3D DRAM相關(guān)技術(shù)專利的市場份額數(shù)據(jù)強烈表明，未來的市場動態(tài)很可能從以制造商為中心的模式演變?yōu)榘瑹o晶圓廠知識產(chǎn)權(quán)公司的混合價值鏈。

令人驚訝的是，在3D DRAM專利領(lǐng)域，像Neo Semiconductor和BeSang這樣的無晶圓廠創(chuàng)新公司位列第二和第三，僅次于三星，領(lǐng)先于SK海力士和美光。這意味著，當(dāng)3D DRAM進(jìn)入全面量產(chǎn)階段時，這些知識產(chǎn)權(quán)持有者將能夠發(fā)揮巨大的經(jīng)濟影響力，類似于ARM和高通在移動生態(tài)系統(tǒng)中收取專利費的方式。特別是Neo Semiconductor的3D X-DRAM專利族（1T0C FBC結(jié)構(gòu)，IGZO通道3T0C），其重點在于利用現(xiàn)有的3D NAND設(shè)備大幅降低制造成本，這使其極有可能成為未來技術(shù)許可糾紛或大規(guī)模并購的關(guān)鍵目標(biāo)。

總之，向 3D DRAM 的過渡不僅僅是外形尺寸的改變，而是技術(shù)融合的熔爐，新材料（如 IGZO）、新封裝（W2W 混合鍵合）和新架構(gòu)（無電容）專利在此交匯，證明公司間的交叉許可能力已提升為決定生存的關(guān)鍵武器。

3D DRAM，重塑半導(dǎo)體

2026 年半導(dǎo)體超級周期將成為檢驗計算系統(tǒng)所需數(shù)據(jù)帶寬和集成密度物理極限的試驗場。正如本報告分析的那樣，由于電容縱橫比的限制和漏電流問題，傳統(tǒng) 2D DRAM 的微縮化已接近尾聲，行業(yè)正處于一個轉(zhuǎn)折點，即將迎來開創(chuàng)性的 3D 空間架構(gòu)變革。基于對廣泛技術(shù)進(jìn)步和市場趨勢的分析，得出的關(guān)鍵結(jié)論如下。

首先，各廠商在過渡架構(gòu)上的戰(zhàn)略選擇將決定市場格局。三星電子和SK海力士采用了一套標(biāo)準(zhǔn)路線圖，優(yōu)先考慮量產(chǎn)穩(wěn)定性和工藝風(fēng)險分散，并以4F2 VCT或VG結(jié)構(gòu)作為初步驗證的“跳板”。另一方面，美光則果斷地繞過過渡階段，憑借自身積累的專利，采取了風(fēng)險極高的策略，直接投身于完整的3D單片堆疊技術(shù)。市場關(guān)注的焦點在于，哪種策略能夠在3D DRAM市場（預(yù)計將于2030年前后全面爆發(fā)）中，同時兼顧“上市時間和良率穩(wěn)定性”。

其次，3D DRAM技術(shù)的真正優(yōu)勢已完全超越了簡單的堆疊層數(shù)，轉(zhuǎn)向了基于低溫工藝的超高縱橫比（HARC）和異質(zhì)集成能力。能否利用低溫刻蝕和脈沖電壓技術(shù)（PVT）抑制縱橫比為50:1或更高時出現(xiàn)的彎曲和傾斜現(xiàn)象，將決定初始良率的走向。

此外，為了克服單片結(jié)構(gòu)的散熱預(yù)算限制，保護(hù)底層邏輯電路的W2W混合鍵合精度、無需高溫工藝即可實現(xiàn)高性能的氧化物半導(dǎo)體溝道（例如IGZO）以及新型金屬（Mo、Ru）間隙填充技術(shù)已成為關(guān)鍵的競爭因素。最終，3D DRAM的成敗取決于蝕刻微結(jié)構(gòu)內(nèi)部在原子層級（ALD）上的均勻控制和穩(wěn)定填充程度。

而且，我們還必須密切關(guān)注地緣政治制裁的消解以及中國存儲器企業(yè)鞏固其對源知識產(chǎn)權(quán)控制權(quán)的現(xiàn)象。

因此，即將到來的3D DRAM霸主之爭不能用傳統(tǒng)工藝小型化競爭的標(biāo)準(zhǔn)來衡量。只有那些能夠最全面地協(xié)調(diào)制造商與無晶圓廠IP創(chuàng)新公司之間的專利動態(tài)、克服新材料工程的局限性以及解決異構(gòu)集成工藝中的熱力學(xué)難題的企業(yè)，才能打破人工智能時代的計算瓶頸，并最終掌控下一代半導(dǎo)體帝國。

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