中國高校攜手，單片異質集成芯片與重構技術

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作者: 杜文張

來源: ISPSD 功率半導體器件和集成電路國際會議

當今社會是數據為王的時代，材料融合與異質異構是信息獲取，數據處理的重要載體。盡管3D堆疊Chiplet晶粒成為后摩爾時代AI海量數據處理的主流技術路線之一，但仍需解決標準協議、3D建模、IP復用率低等諸多難題。因此，以3D封裝技術為標志的3D異質異構、以材料外延工藝、IP設計靈活度高為特征的單片異質集成能否協同發展，推動集成芯片新技術創新是目前學術界、產業界共同關注的研究熱點。

復旦大學張衛、吳春蕾教授團隊攜手江南大學黃偉教授團隊，在兼容CMOS工藝的單片GaN異質集成芯片開展長期合作，在近期重要會議報道單片GaN/Si CMOS異質集成協同設計與重構技術研究工作。復旦大學集成電路與微納電子創新學院研究生杜文張，承擔本項目研究工作。

前 言

人工智能（AI）、機器學習（ML）與自動駕駛技術的飛速發展，催生了集成芯片前所未有的多功能化需求，而材料集成技術正是其重要支撐。為滿足 AI/ML 系統嚴苛的供電與效率要求，基于GaN的功率變換器憑借 GaN 功率器件固有的低導通電阻與高電子遷移率特性，在轉換效率與工作頻率方面展現出顯著優勢。

受限于GaN集成水平，當前主流方案要么依賴面積較大的 PCB 級驅動方案，要么采用功耗較高的DCFL驅動電路。然而，采用引線鍵合實現硅基 CMOS 控制電路與 GaN 功率器件互連的板級平面集成（PCB）會面臨開關頻率受限的問題，這主要源于互連結構引入的高寄生參數。此外，GaN 基單片集成仍面臨巨大的技術挑戰：一方面是 GaN 中 P 型雜質難以有效激活，另一方面則是電子與空穴遷移率極度不匹配（空穴遷移率μp僅為 15 cm2/(V?s)，而電子遷移率 μn高達2000 cm2/(V?s)）。這種遷移率的不匹配會導致 GaN P 型與 N 型器件性能嚴重失衡，進而阻礙高性能互補邏輯集成電路的發展。

在此背景下，三維集成電路（3D-ICs）被視為實現 GaN/Si CMOS 異構集成的關鍵途徑。憑借垂直堆疊結構，三維集成電路（3D-ICs）可顯著提高器件密度，并降低整體功耗。然而，盡管三維集成電路（3D-ICs）具備顯著的性能優勢，但其也帶來了前所未有的多維度熱 - 應力耦合挑戰。芯片堆疊層數的增加導致單位面積功率密度急劇上升，使得熱量在堆疊內部積聚，形成常規冷卻方式難以消散的局部熱點。這些熱點不僅會引發熱應力、信號完整性下降、時序偏移等問題，還會直接危及芯片的長期可靠性。此外，層間大量的互連金屬線會降低開關頻率，并在高頻工作模式下增加寄生損耗。材料與工藝集成相關的關鍵挑戰已在我們之前的研究工作中得到解決。

一、異質集成工藝與協同設計

本文首先對我們去年報道基于 3 μm 20 V 工藝（包含低壓 CMOS、高壓 CMOS、GaN HEMT 及其他模擬器件）的 6 英寸 GaN/CMOS IC 單片異構集成方案進行了優化與系統研究，具體如圖 1 所示。為滿足集成芯片（尤其是模擬類集成芯片）的多樣化應用需求，我們首次實現了模擬器件工藝與 GaN 材料集成的協同設計，突破了材料與工藝集成領域的關鍵技術壁壘。通過對 GaN HEMT 器件采用 ASM-HEMT 模型、對 Si CMOS 器件采用 BSIM4 模型，構建了異構集成系統的完整 SPICE 模型。與全 GaN 或全 Si 基技術及電路相比，本文協同設計的 GaN/Si CMOS 異構平臺面向片上集成，能夠實現更高的集成密度、更小的外形尺寸，并充分發揮 GaN 功率器件優異的開關速度特性，進一步驗證了單片異構集成在器件復用性與電路定制化方面具有更顯著的固有優勢。該異構集成晶圓制備于一層N 型外延層之上，該外延層厚度范圍為 7.25 至 7.75 μm，電阻率為 2.45–2.75 Ω?cm。此外延層生長在 6 英寸砷（As）摻雜硅（111）襯底上，該襯底電阻率約為 0.002–0.004 Ω?cm，非常適合 GaN 外延生長。

為滿足不同半導體工藝的潔凈度要求，并解決集成電路的器件多樣性需求，所建立的 Si CMOS/GaN 異構集成平臺工藝被劃分為三個功能模塊：硅工藝模塊（模塊 1）、界面工藝模塊（模塊 2）以及GaN 工藝與集成模塊（模塊 3），如圖 2 (a) 所示。模塊 1是這三個模塊中最具挑戰性的部分，主要用于滿足邏輯控制和高壓驅動電路的性能要求。值得注意的是，我們首次提出了一種協同設計的摻雜工程方案，該方案共同優化了 GaN 外延層生長的熱工藝與注入雜質分布。與我們之前的工作相比，該協同設計的摻雜工程方案有效抑制了 P 阱的穿通效應（PT），提高了擊穿電壓，并且關鍵地實現了對閾值電壓的精確調控。柵氧化層下 NMOS 的摻雜剖面分布如圖 2 (b) 所示。作為界面工藝，模塊 2負責提供高質量的選擇性 AlGaN/GaN 外延層，其關鍵特性是與硅工藝和 GaN 工藝均具備良好的兼容性。模塊 3承擔了高壓 GaN HEMT 的制備任務，并完成了整個工藝鏈的最終集成。最終，該平臺成功集成了包括 5V/20V 低壓及高壓 CMOS 器件與GaN HEMT在內的多種集成器件。

Fig.1 (a)Cross section of heterogeneous integrated GaN and Silicon devices (b) boundary of selective growth GaN and CMOS region (c) Summary of all heterogeneous devices.

Fig. 2 (a)Process flow of monolithic heterogeneous integrated device platform, (b) comparation of doping engineering of NMOS.

二、 平臺化器件

A.

Si區域集成器件的特性表征

為為評估 GaN/Si CMOS 單片異構集成的可行性，對所制備的所有器件進行了電性能表征。圖 3 (a) 和圖 3 (b) 分別展示了 NMOS 晶體管的典型輸出特性與轉移特性。此外，圖 3 (b) 還呈現了三種閾值電壓（Vth）經過優化的 NMOS 變體的轉移特性，其閾值電壓范圍為 1.6 V 至 2.5 V。圖 2 中所示的優化后 NMOS 摻雜剖面同樣表明，柵氧化層下方摻雜濃度越低，閾值電壓越低，從而制備出一系列滿足模擬電路需求的 MOSFET 器件。

對于 DC-DC 變換器控制器而言，溫度與電源電壓不敏感的基準電壓源是不可或缺的。為探究 PN 二極管在基準電路中的應用潛力，本文系統研究了其隨溫度變化的 I-V 特性。從圖 3 (c) 中可清晰觀察到，正向導通電流密度與溫度呈正相關關系。通過對 I-V 曲線進行擬合計算發現，其開啟電壓隨溫度升高而降低。該 PN 結表現出的互補絕對溫度（CTAT）系數約為 - 9.33 mV/K，比例絕對溫度（PTAT）系數約為 2.4 mV/K，這驗證了其適用于帶隙基準電壓源的設計。

Fig. 3 (a) output characteristics and (b) transfer characteristics of 5V NMOS, (c)temperature dependent IV characteristics of PN diode and (d) CTAT and PTAT voltage for bandgap reference.

B.

GaN區域集成器件的特性表征

圖 4 (a) 和圖 4 (b) 分別展示了柵寬為 (2×50) μm 的 HEMT 器件的輸出特性與轉移特性，該器件制備于厚度為 1 μm 的選擇性生長 GaN 外延層上。可以觀察到，當柵源電壓 VGS=1.0 V 時，器件的最大漏極電流達到 300 mA/mm，表明該器件具有高電流密度，約為同類硅基器件的 40 倍。此外，以漏源電流 IDS=1 mA/mm 為定義標準，該器件的閾值電壓（VTH）為 - 1.846 V。其比導通電阻（Ron,sp）低至 9.675 mΩ?cm2，表現出優于硅基功率器件的優異性能。

Fig. 4 (a) Output and, (b) transfer characteristics of the HEMT with a gate width of (2×50) μm.

C.

集成器件的建模和參數提取

對于 GaN/Si CMOS 單片異構集成系統而言，構建高精度 SPICE 模型是異構集成電路設計與優化的基礎前提。本文未采用經驗模型，而是選用了高電子遷移率晶體管先進 SPICE 模型（ASM-HEMT）—— 該模型是行業標準的緊湊型非線性物理模型，專門針對 GaN HEMT 器件量身定制。

圖 5 展示了器件等效電路，包括本征器件與非本征寄生參數兩部分。模型參數提取流程如圖 5 所示：首先，在低漏極電流區域提取閾值電壓（V??）、亞閾值斜率（NFACTOR）以及非線性串聯電阻；在高電流區域提取低場遷移率（u0）和場相關遷移率（uA、uB）時，需微調 V??和 NFACTOR 以修正電流偏差，提高擬合精度；影響線性區特性的接觸串聯電阻必須設置為合理數值；隨后，在高漏極電壓區域提取漏致勢壘降低（DIBL）、亞閾值退化以及速度飽和相關參數.

Fig.5 (a)Schematics of GaN ASM-HEMT including intrinsic devices and extrinsic parasitic elements. (b) ASM-HEMT Model Extraction Procedure.

Fig.6 Comparation of simulated data and measured data, (a) transfer characteristics, (b) Gm versus Vgs, (c) derive of transconductance versus Vgs

圖 6 給出了 GaN HEMT 器件的測試數據與仿真數據對比。結果表明，脈沖 IV 曲線擬合精度較高，總均方根誤差僅為 2.68%，說明 ASM-HEMT 模型能夠很好地匹配 HEMT 的電學特性。該集成器件模型基于 Verilog-A 實現，可導出至 Virtuoso 中的 Spectre 仿真器，為后續異構集成電路設計提供支撐。.

三、DC-DC Buck功率驗證

圖 7 分別展示了基于全硅、全 GaN 以及 GaN/Si CMOS 異構集成技術的 12 V 轉 5 V DC-DC 降壓變換器的功率級配置，并對各方案進行了功耗分析。為公平對比不同工藝技術的性能，統一將功率晶體管的導通電阻設定為 300 mΩ，功率器件的柵長統一設定為 1 μm。

對于全硅基功率變換器，其總面積約為 1.94 mm2，這主要歸因于其相比 GaN 基方案較低的功率密度。此外，功率晶體管較大的柵電容引入了顯著的開關損耗（Psw），其占總損耗（673.62 mW）的比例高達 71.2%。

相比之下，全 GaN 功率級的面積顯著減小，僅為 0.021 mm2，較全硅變換器的 1.94 mm2 實現了大幅縮減。然而，盡管開關損耗從 480 mW 降至 24 mW，其總功率損耗仍高達 752.68 mW。這一現象的原因在于，全 GaN 柵極驅動電路采用直流 FL（DCFL）邏輯而非 CMOS 邏輯，導致其功耗較大。圖 7 (b) 所示的由 HEMT 器件構成的 DCFL 邏輯會產生顯著的靜態功耗，從而阻礙了 GaN 器件性能優勢的充分發揮。

Fig.7 Schematics of Buck Converter and power consumption analyses (a) all-silicon, (b) all-GaN, (c) GaN/Si CMOS heterogenous integrated..

基于本文提出的先進 GaN/Si CMOS 異構集成平臺，成功實現了一款更小、更高效且更靈活的降壓變換器。該變換器將硅基 CMOS 控制邏輯、高功率密度 GaN 開關器件與開啟電壓為 0.7 V 的硅基二極管（作為整流器件）集成一體，從而充分發揮了 GaN 器件的固有優勢。所提出的變換器總面積與全 GaN 方案相當（0.023 mm2），而總功率損耗則從全 GaN 方案的 752.68 mW 降至 183.41 mW，實現了集成度與低功耗的雙重優化。

圖 8 展示了所設計的 GaN/Si CMOS 異構集成 DC-DC 降壓變換器功率級在脈沖寬度調制（PWM）模式下的工作波形。在 1 A 負載條件下，系統穩定工作于 PWM 模式，周期為 1000 ns，對應工作頻率（fsw）為 1 MHz。輸出電壓（Vout）穩定在 5 V，紋波僅為 10 mV，表現出優異的工作穩定性。因此，作為一種先進的 GaN/Si CMOS 集成技術，本文提出的全集成變換器芯片，為人工智能（AI）應用領域中高頻、高功率密度電力電子器件提供了一種極具潛力的解決方案。

Fig.8 Schematics of Buck Converter and power consumption analyses (a) all-silicon, (b) all-GaN, (c) GaN/Si CMOS heterogenous integrated.

結 論

基于搭建的6 英寸 GaN/Si CMOS 單片異質集成工藝平臺，團隊開展硅基 CMOS 工藝與材料集成的協同設計研究，進一步建立可靠的 SPICE 模型及電路實現方案。通過集成 ASM-HEMT 模型，實現了對異構器件的精準表征，為后續電路設計提供了有力支撐。將硅基 CMOS 驅動電路、硅基整流二極管與 GaN 開關器件進行集成，有效克服了全 GaN 方案（靜態功耗高）與全Si方案（功率密度低）的固有局限性。該異構集成平臺充分發揮了各器件的協同優勢，顯著提升了集成密度與開關性能。得益于 GaN/Si CMOS 異構工藝中材料集成與工藝集成的深度融合，所制備的原型器件表現出優異的綜合性能，這也證實了該方案在人工智能（AI）應用領域的高性能電力電子系統中具有廣闊的應用前景。

(本文封面由AI生成)

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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