臺積電先進封裝科普：CoWoS、CoPoS、CoWoP 到底是個啥？誰才是下一代最該關注的技術？

隨著摩爾定律逐漸逼近物理極限，芯片制程微縮效益有限，業界正尋求新的破口，而先進封裝（Advanced Packaging）成為近年最受矚目的技術之一。 隨著臺積電的CoWoS產能逐漸供不應求，陸續出現CoPos、CoWoP等新技術，但這兩個技術和CoWoS差在哪里？ 何時開始導入？

以下內容來自臺灣地區科技媒體《科技新報》整理解讀：

下圖可以看到，其實CoWoS、CoPos、CoWoP堆疊方式有些不同，例如CoPoS主要是將中間層改成面板RDL; CoWop 則是通過開發技術含量較高的 PCB 主板，來取代 IC 載板。

接著，我們來仔細介紹這三項技術的主要差異，但在此之前，要先了解這些延伸技術的根源──臺積電的先進封裝CoWoS。

臺積電先進封裝技術CoWoS，還細分為CoWoS-S、CoWoS-R、CoWoS-L

CoWoS 是臺積電的 2.5D、3D 封裝技術，可分成「CoW」和「WoS」來看。

CoW（Chip-on-Wafer）是芯片堆棧，WoS（Wafer-on-Substrate）則是將芯片堆疊在基板上，所以 CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆疊起來，再封裝于基板上，最終形成 2.5D、3D 的型態，可減少芯片的空間，同時減少功耗和成本。

CoWoS 是先將邏輯芯片與 HBM（高帶寬內存）安裝在硅中間層（Interposer）上，透過中間層內部微小金屬線來整合左右不同芯片的電子訊號，同時經由硅穿孔（TSV）來連接下方基板，將訊號導向下方，最終透過金屬球（bumps）與外部電路銜接。

其中，CoWoS 技術又分成 CoWoS-R、CoWoS-L 和 CoWoS-S 三種技術，因中間層材質不同，成本也不同，客戶可依據自身條件選擇要哪樣技術。

目前成本最高的是CoWoS-S，因為其中介層采用「硅」（Sillicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。 然而，CoWoS-S因使用高純度硅材與TSV制程，加工難度大，且中間層面積受曝光機臺限制，封裝尺寸上限大約為2,500平方毫米。

▲ CoWoS-S。 （Source：臺積電，下同）

CoWoS-R 采用InFO中用到的互連技術，其中介層使用RDL（重布線層）來連接小芯片之間，支持彈性封裝設計，適合對成本較為敏感的AIASIC應用、網通設備或邊緣AI。

▲ CoWoS-R。

至于CoWoS-L成本介于CoWoS-S、CoWoS-R之間，中間層使用LSI（局部硅互連，Local Silicon Interconnect）和RDL，即局部區域以硅中間層串連芯片，其他區域用RDL或基板，實現密集的芯片與芯片連接，支持高達12顆HBM內存的堆疊應用，可說結合CoWoS-S和CoWoS-R/InFO的技術優點。

▲ CoWoS-L。

臺積電高效能封裝整合處處長侯上勇在Semicon Taiwan 2024 專題演講中提到，由于頂部芯片（Top Die）成本非常高，CoWoS-L 是比 CoWoS-R、CoWoS-S 更能滿足所有條件的最佳解，因此會從 CoWoS-S 逐步轉移至 CoWoS-L，并稱 CoWoS-L 是未來藍圖要角。

有趣的是，也有人認為CoWoS-L意思是Large，專為超大型AI訓練平臺與高集成度應用而設計，延續CoWoS-S架構，但進一步突破硅中間層尺寸限制，開發可支持超過2,500平方毫米的超大面積中間層技術。

▲ CoWoS 技術路線圖

CoWoS「面板化」！ 解決成本、大尺寸芯片翹曲問題

了解CoWoS的技術分支后，接著來聊聊CoPoS和CoWoP。

由于AI芯片越來越大、設計越來越復雜，傳統的圓形晶圓在面積利用率和封裝效率逐漸受限，因此開始走向「以方代圓」，以面板（Panel）取代晶圓（Wafer），將芯片排列在矩形基板上，最后再透過封裝制程連接到底層的加載板上，讓多顆芯片可以封裝一起，也就是所謂的「CoPoS」（Chip-on-Panel-on-Substrate）。

▲ CoPoS 示意圖。 （Source：亞智科技）

CoPoS 是將芯片排列在方形「面板 RDL 層」，取代原先圓形的硅中間層，強化不同導電層與材料間的電路互連布局，提升面積利用率與產能。 此外，因導入玻璃或藍寶石等新材料，方形尺寸可進行多顆芯片封裝、整合不同尺寸芯片，同時支持更大光罩、緩解芯片越大越明顯的翹曲問題。

業界分析，CoPoS是CoWoS-L或CoWoS-R的矩形變形概念，將傳統300毫米硅晶圓改為方形面板設計，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供應鏈研發方向皆以臺積電釋出的規格為主。 不過 CoPoS 初步尺寸選定采用 310×310 毫米。

業界傳出，臺積電預計2026年設立首條CoPoS實驗線，目標2028年底至2029年之間實現量產，第一個客戶就是NVIDIA。 此外，未來CoPoS封裝的方向，主要鎖定AI等高階應用，采用CoWoS-R制程的將鎖定博通，CoWoS-L則目標服務NVIDIA及AMD。

至于CoPoS 與 FOPLP（扇出型面板級封裝，Fan-out Panel Level Packaging）差異在哪？ 前者用于 AI 高端芯片、中間層材料是從硅轉為玻璃，而后者用于 PMIC、RFIC 等低成本芯片的成熟制程，并不需要中間層，直接通過RDL 互連。

芯片測試技術研討會報名(3月18日 西安）